ペンタフェイザー

先日の記事でポリフェーズフィルタを使って10MHzを5逓倍するというアイディアを提出しておきました。それを実験してみました。

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5位相ポリフェーズフィルタへ入力する信号は10MHz正弦波を0°,±72°,±144°のそれぞれコサインに重み付けしたもので、ポリフェーズフィルタを通過するうちにサイン成分が生み出されます。

具合が良いことに±72°のコサインは約0.309なので0.3で近似しても誤差は3パーセント、±144°のコサインは約-0.809なので-0.8で近似しても誤差は1パーセントです。そういうわけで重み付けはFB-801-43によるオートトランス1個で可能でした。

ポリフェーズフィルタから5つの位相の10MHz正弦波が出てきますので、それぞれ74AC04で方形波に変換し、微分を取って合成します。それを50MHzの並列共振回路でフィルタすると50MHz正弦波が得られるという予定。

74AC04の電源電圧が0-5Vなので、与える正弦波は2.5Vのオフセットを付けてる必要があります。バイアス回路を作るのが面倒なのでファンクションジェネレータからオフセット付きの正弦波を与えました。

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上の波形が出力、下の波形が入力です。入力波形が歪んでいますが、74AC04の消費電流によりグランドが揺れているためだと思います。

出力のフィルタの下に9400pFが付いていますが、これは10MHz成分をトラップするためです。インダクタンスは空心コイルを伸縮させることで調整しました。並列容量も直列容量も固定だったので、10MHzを最小にすると50MHzが最大ではなくなり、50MHzを最大にすると10MHz成分が増えるというジレンマがありましたが、10MHzを最小にするように調節すると、10MHz成分は50MHzに対して-30dBc程度には下がりました。

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もしポリフェーズフィルタが完全でCMOSゲートの遅れも全部一致していれば10MHz成分は出ないはずです。逆にそれらが完璧でなければ20MHz, 30MHz, 40MHzなども出ることも考えられます。この方法でジッタのない50MHzを作るには、原理的に言って、バンドパスフィルタを何段か追加する必要がありそうです。ただし今回の実験で10MHzが-30dBcより下がらなかったのは容量結合のせいだと思われます。というのは、基板のどこを触るか10MHz成分の強度がかなり変化したので。

この回路の目的はシグナルジェネレータやスペアナから出ているOCXOの10MHzを素に正確な50MHzを作ってFPGAのクロックに使うことですが、まず最初に入力を正弦波に整形しなければならないし、出力を何回かフィルタしなければならないとなるとけっこう面倒です。そんなわけで、FB801-43のオートトランスを使ったあたりまでは「してやったり」と思っていたものの、ジッタの少ない逓倍にはPLLの方がむしろ楽だな、という結論です。

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